DRAM 썸네일형 리스트형 DRAM 구조와 Cache Performance 측정 - 임베디드 컴퓨터 구조 DRAM에 대한 자세한 강의는 대학원 강의 때.. 가지 않습니다 DRAM 구성 DRAM은 2D Array로 구성되어 있고, Address를 받으면 해당 row를 읽어낸다. 읽어낸 데이터는 DRAM의 Row Buffer로 저장되며 이는 캐시의 역할을 수행한다. Row 단위로 읽힌 데이터는 Row Buffer에서 필요한만큼 잘려 CPU로 이동한다. DDR, QDR 한 Clock Cycle은 두 개의 Edge(Rising Edge, Falling Edge)로 구성되며, 최초의 DRAM은 한 Clock Cycle에 한 번의 데이터를 전송했으나 최근의 DDR(Double Data Rate) DRAM은 Rising과 Falling Edge에 각각 데이터를 전송하고, QDR(Quad Data Rate) DRAM은 D.. 더보기 이전 1 다음
